4편 - 첨단 반도체 기술: 3나노, EUV, HBM 메모리

첨단 반도체 기술: 3나노, EUV, HBM 메모리

3nm 시대의 GAA, 13.5nm EUV 리소그래피, 초고대역폭 HBM. 초미세 공정을 가능하게 한 3대 축을 개념–장점–과제로 정리합니다.

---

1) 3나노 시대와 GAA 트랜지스터

3nm 노드는 FinFET의 단채널 한계를 보완하기 위해 GAA(Gate-All-Around) 나노시트 구조를 채택합니다. 채널을 4면에서 감싸 제어력을 높이고, 동일 전력에서 더 높은 성능/밀도를 노립니다. 공정적으로는 시트 스택 제어, 에피 성장, 게이트 유전·금속 조합, 컨택트 저항 억제가 관건입니다.

웨이퍼 레벨에서의 밀도·수율이 3nm 성패 좌우

초미세 공정은 클린룸·리소 공정 안정성이 핵심

2) EUV 리소그래피: 13.5nm 극자외선

EUV는 반사식 마스크·다층 반사경·고출력 플라즈마 광원을 결합해 13.5nm 해상도를 구현합니다. 마스크 결함, 레지스트 감도/선폭 거칠기, 오버레이가 주 과제이며, 대량생산에서는 수율·스루풋·코스트 균형이 관건입니다.

[EUV] line-end 이슈(에어리얼 이미지)

[EUV] 스캐너 공급사 ASML 본사

[리소] 도포→노광→현상 기본 플로우

3) HBM(High Bandwidth Memory) 구조

HBM은 DRAM 다이를 수직 적층하고 TSV로 관통 연결하여 대역폭을 극대화합니다. GPU/가속기와는 2.5D(실리콘 인터포저)로 결합하는 사례가 일반적이며, 발열·패키징 비용·공급능력이 병목입니다.

HBM 적층/인터페이스 개념(단면)

TSV/적층 인터커넥트 관련 개념

4) 공정·패키징 연계(2.5D/3D)와 한계

HBM은 CoWoS/SoIC/Foveros 등 2.5D/3D 패키징으로 GPU/CPU에 근접 통합됩니다. 한편 3nm 이하에선 변동성·게이트 누설·컨택트 저항·발열 분산이 커집니다. EUV는 마스크 결함·레지스트 한계, HBM은 쿨링·코스트가 숙제입니다.

도핑: 이온 주입 개념

식각: DRIE(보쉬) 공정

테스트: 300mm 웨이퍼 프로빙

---

결론: 첨단 기술은 시스템 경쟁력의 핵심

3nm GAA–EUV–HBM은 성능·전력·대역폭을 규정하는 3대 축입니다. 다음은 응용 관점(서버·모바일·AI/HPC)에서 공정·패키징 로드맵을 연결해봅니다.

미래 반도체 응용 전망 보러가기

---

자주 묻는 질문(FAQ)

Q1. 삼성과 TSMC의 3나노 차이는?

삼성은 GAA 조기적용(나노시트)으로 제어력 확보를 노렸고, TSMC는 안정적 수율 기반에서 점진적 전환 전략을 취합니다.

Q2. EUV 장비는 왜 ASML만?

광학·플라즈마·극초정밀 기계 복합기술과 글로벌 공급망이 요구되며, 진입장벽이 극도로 높습니다.

Q3. HBM이 GDDR 대비 가지는 장점은?

대역폭/전력 효율이 압도적입니다. 다만 패키징 비용·발열·공급능력이 병목입니다.

Q4. 2.5D/3D 패키징이 중요한 이유?

칩 간 거리를 줄여 지연·전력 손실을 낮추고, 시스템 통합도를 높여 AI/HPC 성능을 끌어올립니다.

---

함께 보면 좋은 글

• [3편] 글로벌 반도체 산업 동향과 주요 기업 전략
• [5편] 반도체와 미래: AI·자동차·양자 반도체
• EUV 마스크 결함·레지스트 SNR 심층
• HBM 쿨링과 패키징 코스트 최적화

키워드: 3나노, GAA, EUV, HBM, TSV, 2.5D, 3D 패키징, DRIE, 이온주입, 웨이퍼 프로빙